半导体业界奉为圭臬的 “摩尔规律” 是指每两年在相同面积下,晶体管密度要添加一倍。
但是,这个游戏玩到后来,怎样只剩下半导体界的 “老派绅士” 英特尔在恪守游戏规则了呢?其他竞争对手分明都 “违规” 了!
英特尔日前在台湾举办 “架构日”,花了一上午的时刻,并提出详细数字来佐证自己的每一代制程技能演进与命名逻辑,不但是毫无水分,并且还比摩尔规律要求的“两倍晶体管密度” 规范还要高。
英特尔新竹办公室总经理谢承儒举例,2019 年推出的 10nm 制程,里边的晶体管密度超越 100 亿个,较上一代 14nm 的 44.67 亿个晶体管整整添加 2.3 倍。意思是在平等面积下,塞入超越两倍的晶体管。
到了 14nm 制程代代,晶体管密度又是上一代 22nm 制程的 2.7 倍,证明英特尔在晶体管密度这个摩尔规律的重要指标上,实力远远高于同业,且制程的命名没有一点点水分。
再者,许多人喜爱把英特尔停留在 14nm 制程代代上的时刻过久,且一向推出微缩版别 14nm+、14nm++ 制程这件事来评论。
谢承儒表明,14nm++ 相较于 14nm 制程,功能添加到达 20%,几乎是一个制程节点的提高; 这也代表,英特尔不需要推进到下一个制程代代,就能够将效能大幅提高 20%。
跟着英特尔第十一代 Core 处理器,代号为 Tiger Lake 正式推出后,英特尔正式进入 10nm 制程技能代代。
在半导体制程上,最重要的单元是晶体管,每一颗 IC 规划最低层元件便是晶体管。
晶体管的体现反映在许多面向上,例如密度、功能、漏电体现等。其间,前两个面向:密度和功能最为要害。密度是指在相同面积中,能够塞入多少的晶体管。
最前期,制程技能的命名是依据晶体管的闸极长度(Gate Length)而定,但一向发展到 0.25 微米以下开端脱节,由于是晶体管往下走的中心精华不是闸极长度,而是依循摩尔规律。
上图中,黄色线与蓝色部分触摸的是闸极长度。当晶体管从左面的平面式转换成右边的鳍式晶体管 FinFET 时,与蓝色触摸面从传统晶体管的一个触摸面,变成三个触摸面。因而,要去核算闸极长度来做为制程命名,其实不太合理。
再者,上述说到的英特尔的 SuperFin 技能,其实不是只要一个鳍,而是有好几个,这也代表触摸面会越多,而触摸面越多,控制力就会越强。
以晶体管闸极长度来命名的方法,在发展到鳍式晶体管 FinFET 代代后失效。英特尔开端以晶体管的密度来作为命名方法,依循每个代代线 倍的十分规则。
这样的命名方法下,代表未来制程代代与晶体管的闸极长度,不再有肯定联系,且每一个制程代代之间的晶体管密度生长挨近两倍,趋势也契合摩尔规律的规范。
英特尔也披露在鳍式晶体管 FinFET 之后的新一代晶体管架构 Nanoribbon,其实便是一种 GAA(Gate-All-Around)架构,现在正在研制中。
之前说到英特尔发展出 SuperFin 技能不是只要一个鳍,而是有好几个鳍,优势是触摸面会越多,代表控制力就会越强。
能够从上图中看到,Nanoribbon 架构是整个包起来,所以触摸面从曩昔平面式晶体管的一个触摸面、鳍式晶体管 FinFET 的三个触摸面,到了 Nanoribbon 晶体管架构现已变成四个触摸面。
这样的晶体管架构不但是越做越小,面积继续微缩,且由于触摸面添加,控制能力也会强化。
现在三星现已宣告 3nm 导入 GAA 架构,台积电则是宣告 3nm 保持 FinFET 晶体管的架构。至于英特尔,则现已开端在投入 GAA(Nanoribbon 晶体管架构)的研制。
相较于其他竞争对手,都在制程代代的命名上大玩宣扬把戏,只要英特尔这位半导体“老派绅士”,谨慎又坚持地保卫着创办人戈登 · 摩尔在 50 多年前提出的摩尔规律,关于晶体管密度的要求,乃至做到超越该规律要求的规范。
除了晶体管密度的“正名”,英特尔也一向着重一个概念:产品的全体效能莫非只要决定在半导体的制程技能上?
为了要打破这个迷思,英特尔这几年提出“六大立异支柱”:制程与封装、XPU 架构、存储、互联架构、安全性以及软件。
英特尔着重,芯片放在终端设备上的功能体现,绝非只要单一制程技能这个环节能够展示的,英特尔以很多面向的优势来重塑概念。
英特尔首席执行官 Bob Swan 在本年 7 月的投资人会议中提出由于 7nm 制程良率,而考虑或许委由第三方供货商来出产。其时也引发全球科技产业的火热评论。
英特尔举例,旗下的独立显卡 GPU 也部份自己出产,但部分委外给其他晶圆代工厂出产。如上图中的独立显卡 Xe 系列,有些系列是选用自家的 10nm SuperFin 制程技能,但有些系列的芯片则是外包出产。
英特尔表明,当大都的独立 GPU 都是由晶圆代工厂出产时,其实没有非要英特尔自己做不行,何况自家的产能要留给更重要的产品来出产,而外包战略能够促进产品加速上市。